KL25时钟问题（已解决）

huhao-2025368 · 发表于 2014-1-24 10:05:24

在IAR提供的FRDM KL25例程包中，想让MCGOUTCLK由原来的48MHz变成96MHz,于是根据这一需要我将freedom.h文件中的#define PLL0_PRDIV 由原先的4改为了2，可程序这样就不能运行了，总是复位到crt0.s文件的开始处，最奇怪的是也不能设置断点了！！！这是为什么咧！！！！

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安 · 发表于 2014-1-24 10:44:01

你超频太多了。
ARM Cortex-M0+ Core running up to 48 MHz with zero wait state execution from memories

FSL_FAE_ConstYu · 发表于 2014-1-24 10:48:00

PLL的输入时钟必须是2-4M,分频值太小导致输入值太大，而其他的一些OSC寄存器设置没有修改就可能会出问题，你如果想把PLLOUT输出到96M，那可以修改倍频值VDIV呀！

huhao-2025368 · 发表于 2014-1-24 10:51:45

回复第 2 楼于2014-01-24 10:44:01发表:
你超频太多了。
ARM Cortex-M0+ Core running up to 48 MHz with zero wait state execution from memories

"zero wait state execution from memories"具体是代表的什么意思？还有在KL25的数据手册里说MCGOUTCLK最高可输出100MHz啊？还有我输出MCGOUTCLK后经过了OUTDIV1 2分频了，也就是core clock是48MHZ呀！！

huhao-2025368 · 发表于 2014-1-24 10:58:01

回复第 3 楼于2014-01-24 10:48:00发表:
PLL的输入时钟必须是2-4M,分频值太小导致输入值太大，而其他的一些OSC寄存器设置没有修改就可能会出问题，你如果想把PLLOUT输出到96M，那可以修改倍频值VDIV呀！

你说的是对的，可我也这样做了的。原先的PRDIV是定义为4，即PLL输入时钟为8MHz/4=2MHZ，我将PRDIV由原先的4改为了2，那么PLL输入时钟为8MHZ/2=4M（在正常范围内），同时我将OUTDIV1由原先的分频比为1：1改为2：1，即内核时钟为96M/2＝48M，但是还是会立马复位到crt0.s文件中去，并且无法设置断点！关键是在sysinit.c文件还未执行（也就是程序还未初始化系统时钟）就出现了无法设置断点等问题！！！

FSL_FAE_ConstYu · 发表于 2014-1-24 12:09:35

刚刚测试过主频96M，把Flash速度降下来，就可以了！

huhao-2025368 · 发表于 2014-1-24 13:10:52

回复第 6 楼于2014-01-24 12:09:35发表:
刚刚测试过主频96M，把Flash速度降下来，就可以了！

你怎么做的，求明示！！

huhao-2025368 · 发表于 2014-1-24 13:18:15

回复第 6 楼于2014-01-24 12:09:35发表:
刚刚测试过主频96M，把Flash速度降下来，就可以了！

我已经将SIM_CLKDIV1 |= SIM_CLKDIV1_OUTDIV1(1)，可还是不行咧!

FSL_FAE_ConstYu · 发表于 2014-1-24 13:30:42

你需要修改的是SIM_CLKDIV1_OUTDIV4(3)

huhao-2025368 · 发表于 2014-1-24 13:57:37

回复第 9 楼于2014-01-24 13:30:42发表:
你需要修改的是SIM_CLKDIV1_OUTDIV4(3)

你确定？？见下图：我将PRDIV改变后，MCGOUTCLK的输出时钟为96M，而Core Clock必须是48M及以下，所以一定要改变OUTDIV1的值（由原来默认情况下的1：1改为2：1），而OUTDIV4在默认情况下就二分频的即不改的话Bus clock/Flash Clock仍然为48M/2＝24M。不知我说的是否正确？