[S12] 关于s12x系列锁相环的问题

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发表于 2011-8-2 09:29:30 | 显示全部楼层 |阅读模式

我选用的晶振频率是16MHZ,对锁相环相关寄存器配置使得输出的PLLCLK分别是4MHZ,8MHZ,16MHZ,32MHZ,64MHZ,80MHZ.
我对bus clock进行测量，按照正常的猜测，每种情况下对应的bus clock应该是PLLCLK的一半。
但实际测试结果是：4MHZ，8MHZ，16MHZ，16MHZ，32MHZ，40MHZ，即前三个的输出bus clock=pll clock.
请教各位高手！

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