咨询一下K60的MCG PLL时钟问题(已解决)

fmadot

 PLL input reference range is now 8-16 MHz
这是官方100 to 120MHZ migration文档里的46页，很好奇这里的input reference range是指什么范围。
 
另外150MHZ的RM里629页关于MCG_C6的PLLS位中写到，“PLLCS output clock is selected (PRDIV0 bits of PLL in control need to be programmed to the correct divider to generate a PLL reference clock in the range of 1 - 32 MHz prior to setting the PLLS bit).”
这里的PLL reference clock和前面指的应该不是同一个吧？
后面一个是指OSCCLK给出的信号进PLL先预分频到1-32M的范围内，那前一个呢？ 求解释

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FSL_TICS_Kan

input reference range是指输入给PLL模块的参考时钟，也就是通过预分频器后的时钟，例如外部时钟可以为48MHz，把它分频后变为4M再给PLL.具体分到多少建议你参考data sheet，RM里是这个模块的参考数据，但在芯片的具体硬件实现上以data sheet为准。

fmadot

回复第 2 楼 于2013-05-22 17:42:03发表:
input reference range是指输入给PLL模块的参考时钟，也就是通过预分频器后的时钟，例如外部时钟可以为48MHz，把它分频后变为4M再给PLL.具体分到多少建议你参考data sheet，RM里是这个模块的参考数据，但在芯片的具体硬件实现上以data sheet为准。
 
 
哦哦明白了  应该是8～16M 不过好奇怪 RM里面不应该是指定芯片对应的模块嘛= =。否则RM还要分封装频率什么的干嘛。。。
 

FSL_TICS_Kan

 这里要看具体哪个系统时钟，100MHz是2-4MHz, 120MHz是8-16MHz。可能你看的RM是120MHz的RM吧。

fmadot

回复第 4 楼 于2013-05-23 01:39:16发表:
 这里要看具体哪个系统时钟，100MHz是2-4MHz, 120MHz是8-16MHz。可能你看的RM是120MHz的RM吧。

 
 
 
恩 这个我还仔细看过一遍，在MCG的PLLS位里面写的，看得手册应该没错，手册里写着：如果PLLS位选择PLL作为MCG时钟源，那么需要在PRDIV时分频到1-32M，所以郁闷了好一会。算了 貌似我配置成功了，所以也就先放一边吧。多谢你的回答