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恩智浦技术社区»论坛 › NXP工业物联网产品组合 › 其他 › Cortex-M0+ 二阶管线设计阴影分支概念

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[其他] Cortex-M0+ 二阶管线设计阴影分支概念

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发表于 2013-6-16 14:40:56 | 显示全部楼层 |阅读模式

Cortex-M0+ 采用二阶管线设计，处理器的“阴影分支”被降低，进而减少对快闪记忆体的存取次数。

“阴影分支”没有理解这个概念。

附件里给出了阴影分支图。可否请FAE帮我说明一下，十分感谢！

QQ截图20130616143911.jpg

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楼主| 发表于 2013-6-17 13:24:17 | 显示全部楼层

RE:Cortex-M0+ 二阶管线设计阴影分支概念

在线等~~~

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楼主| 发表于 2013-6-18 10:14:57 | 显示全部楼层

RE:Cortex-M0+ 二阶管线设计阴影分支概念

FAE可有帮忙回答的？

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