关于PLL输出时钟问题（已解决）

huhao-2025368

在KL25的数据手册中好像没有看到如何设置PLL输出时钟(MCGPLLCLK)的部分，根据MCG模块的框图看出，外部时钟经过PRDIV0的分频 (1..25)后送入到锁相环，并且输入锁相环时钟的范围限制在2M-4M，然后从锁相环输出，便是MCGPLLCLK。想问的是在锁相环内部并未对输入 锁相环的时钟进行倍频等处理，那么是不是MCGPLLCLK就是等于输入锁相环时钟(Fext/PRDIV0)的大小呢？范围是不是也是2M-4M呢？但是数据手册上却说 MCGPLLCLK的最高频率可达100MHZ以上，这是为什么呢？如何设置MCGPLLCLK的大小呢？
请指教！

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FSL_TICS_Robin

你可以看下MCG_C6寄存器中的VDIV0位。
PRDIV0是除数、VDIV0是乘数。
 
24.5.3.1 Example 1: Moving from FEI to PEE mode: External Crystal =4 MHz, MCGOUTCLK frequency = 48 MHz例子末的：
Now, with PRDIV0 of divide-by-2, and C6[VDIV0] of multiply-by-24,
MCGOUTCLK = [(4 MHz / 2) * 24] = 48 MHz.
 

FSL_FAE_ConstYu

其实有一种电路叫做锁相倍频电路！

huhao-2025368

回复第 2 楼 于2014-01-23 16:10:26发表:
你可以看下MCG_C6寄存器中的VDIV0位。
PRDIV0是除数、VDIV0是乘数。
 
24.5.3.1 Example 1: Moving from FEI to PEE mode: External Crystal =4 MHz, MCGOUTCLK frequency = 48 MHz例子末的：
Now, with PRDIV0 of divide-by-2, and C6[VDIV0] of multiply-by-24,
MCGOUTCLK = [(4 MHz / 2) * 24] = 48 MHz.
 
 

我是意思是说MCGPLLCLK的大小而不是MCGOUTCLK的大小！

FSL_TICS_Robin

MCGPLLCLK与MCGOUTCLK选择PLL输出时是类似的。

huhao-2025368

回复第 3 楼 于2014-01-23 16:12:10发表:
其实有一种电路叫做锁相倍频电路！ 

能详细描述下吗，你的意思是不是说MCGPLLCLK＝MCGOUTCLK？

huhao-2025368

回复第 2 楼 于2014-01-23 16:10:26发表:
你可以看下MCG_C6寄存器中的VDIV0位。
PRDIV0是除数、VDIV0是乘数。
 
24.5.3.1 Example 1: Moving from FEI to PEE mode: External Crystal =4 MHz, MCGOUTCLK frequency = 48 MHz例子末的：
Now, with PRDIV0 of divide-by-2, and C6[VDIV0] of multiply-by-24,
MCGOUTCLK = [(4 MHz / 2) * 24] = 48 MHz.
 
 

你的意思是不是说MCGOUTCLK = MCGPLLCLK呢？

FSL_FAE_ConstYu

另外一个帖子也是这个问题吧，你不必关心内部电路，对于编程只需要去操作FRDIV和VDIV寄存器即可。

FSL_TICS_Robin

回复第 7 楼 于2014-01-23 16:21:27发表:
回复第 2 楼 于2014-01-23 16:10:26发表:
你可以看下MCG_C6寄存器中的VDIV0位。
PRDIV0是除数、VDIV0是乘数。
 
24.5.3.1 Example 1: Moving from FEI to PEE mode: External Crystal =4 MHz, MCGOUTCLK frequency = 48 MHz例子末的：
Now, with PRDIV0 of divide-by-2, and C6[VDIV0] of multiply-by-24,
MCGOUTCLK = [(4 MHz / 2) * 24] = 48 MHz.
 
 

你的意思是不是说MCGOUTCLK = MCGPLLCLK呢？
 

你可以看下5楼的那张图
PLL模块出来的时钟如果按橙色线走就到了MCGOUTCLK
PLL模块出来的时钟如果按红色线走就到了MCGPLLCLK

huhao-2025368

回复第 9 楼 于2014-01-23 16:37:29发表:
回复第 7 楼 于2014-01-23 16:21:27发表:
回复第 2 楼 于2014-01-23 16:10:26发表:
你可以看下MCG_C6寄存器中的VDIV0位。
PRDIV0是除数、VDIV0是乘数。
 
24.5.3.1 Example 1: Moving from FEI to PEE mode: External Crystal =4 MHz, MCGOUTCLK frequency = 48 MHz例子末的：
Now, with PRDIV0 of divide-by-2, and C6[VDIV0] of multiply-by-24,
MCGOUTCLK = [(4 MHz / 2) * 24] = 48 MHz.
 
 

你的意思是不是说MCGOUTCLK = MCGPLLCLK呢？
 

你可以看下5楼的那张图
PLL模块出来的时钟如果按橙色线走就到了MCGOUTCLK
PLL模块出来的时钟如果按红色线走就到了MCGPLLCLK
 

明白了！谢谢！