IP101A phy(已解决)

hibenrate

我的板子上(使用imx6dl)使用了IP101A 的phy,它是GMII接口的，我已经在driver/net/phy中添加了相应的驱动，但是目前还是不能工作，在arch/arm/mach-mx6/board_xxxx.c中的fec_data中的init的函数是实现什么样的功能，是需要怎么修改呢？（我的IO定义已经修改）

static int mx6_fec_phy_init(struct phy_device *phydev)
{
   <span style="color: rgb(255,0,0)">     unsigned short val;

        /* Ar8031 phy SmartEEE feature cause link status generates glitch,
         * which cause ethernet link down/up issue, so disable SmartEEE
         */
        phy_write(phydev, 0xd, 0x3);
        phy_write(phydev, 0xe, 0x805d);
        phy_write(phydev, 0xd, 0x4003);
        val = phy_read(phydev, 0xe);
        val &= ~(0x1

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FSL_TICS_ZJJ

楼主，你好！
我会将你的问题转交给我们的I.MX工程师，请耐性等待。

hibenrate

我的IO口的定义如下：
        MX6DL_PAD_ENET_MDIO__ENET_MDIO,
        MX6DL_PAD_ENET_MDC__ENET_MDC,
        MX6DL_PAD_ENET_TX_EN__ENET_TX_EN,
        MX6DL_PAD_ENET_CRS_DV__ENET_RX_EN,
        MX6DL_PAD_ENET_RXD0__ENET_RDATA_0,
        MX6DL_PAD_ENET_RXD1__ENET_RDATA_1,
        MX6DL_PAD_ENET_TXD0__ENET_TDATA_0,
        MX6DL_PAD_ENET_TXD1__ENET_TDATA_1,
        MX6DL_PAD_ENET_RX_ER__ENET_RX_ER,
        MX6DL_PAD_RGMII_TX_CTL__ENET_ANATOP_ETHERNET_REF_OUT,    /* Clock ref input */
        MX6DL_PAD_EIM_D31__GPIO_3_31,           /* RGMII reset */
如设置，我是需要RGMII_TX_CTL输出 50M的ref_clk的，请问我在kernel中如何设置能使其有50M的输出？

FSL_TICS_Rita

回复第 3 楼 于2014-03-24 13:25:50发表:
我的IO口的定义如下：
MX6DL_PAD_ENET_MDIO__ENET_MDIO,
MX6DL_PAD_ENET_MDC__ENET_MDC,
MX6DL_PAD_ENET_TX_EN__ENET_TX_EN,
MX6DL_PAD_ENET_CRS_DV__ENET_RX_EN,
MX6DL_PAD_ENET_RXD0__ENET_RDATA_0,
MX6DL_PAD_ENET_RXD1__ENET_RDATA_1,
MX6DL_PAD_ENET_TXD0__ENET_TDATA_0,
MX6DL_PAD_ENET_TXD1__ENET_TDATA_1,
MX6DL_PAD_ENET_RX_ER__ENET_RX_ER,
MX6DL_PAD_RGMII_TX_CTL__ENET_ANATOP_ETHERNET_REF_OUT,    /* Clock ref input */
MX6DL_PAD_EIM_D31__GPIO_3_31,           /* RGMII reset */
如设置，我是需要RGMII_TX_CTL输出 50M的ref_clk的，请问我在kernel中如何设置能使其有50M的输出？
 

楼主你好，这个问题建议你到飞思卡尔官网创建一个技术服务请求，链接为：[url=https://www.freescale.co
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