请FAE的版主们，帮忙分析KL25 ADC转换时间（已解决）

ma9801

 正验证KL25 ADC的转换
 内核主频=48Mhz，总线频率=24Mhz，
 ADC设置如下：16bits，ADC clock=24 Mhz(Bus clock), singal end(SE), Long sample time(ADLSMP=1), ADC Clock divide selset =00, (ADIV=00)  ADC0_CFG1, SW trigger
ADC_CFG2.ADLSTS=11, ADLSMP=1，ADHSC=0 ，ADACKEN=0(默认值)，
根据手册里面28.4.4.5  Table 28-70. Table 28-71. Table 28-72. Table 28-73. Table 28-74
公式：conversionTime=SFCAdder+AverageNum*(BCT+LSTAdder+HSCAdder)，
这些参数为参见附件图：
                  SFCAdder=   5 μs + 3 ADCK cycles + 5 bus clock cycles
                   AverageNum=1
                   BCT= 25 ADCK cycles
                   LSTAdder= 2 ADCK cycles
                   HSCAdder=0
计算得：5 us + (3 + 5+ 25 +2) ADCK cycles = 5 us+ (35/24)* (10负6次方) ~=    5us + 1.4583us
 

不知如上理解是否有误？
做了一个程序，直接软件采集一路AD输入值，并且利用systick的计数器来评估ADC的转换时间，发现需要1835个systick
时间大约为 1/48Mhz * 1835 约等于38.2 us
上传程序工程项目(基于MDK 4.71a评估试用版)：
              CH-KL25-Lib-master.zip (7.4 MB, 下载次数: 4)

2014-4-12 23:54 上传

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请FAE的版主帮忙看看，那里存在问题，为啥这两个时间存在这么大的差距？谢谢！！
 

我知道答案 目前已有6人回答

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FSL_FAE_ConstYu

ADC的转换时钟频率在16bit模式时，其频率值在不能超过12MHz，你的应用中使用的Fadclk=24M，即有效时钟太快，时钟必须分频到合适的频率。分频是由 ADIV 各位确定的，如 1 分频，2 分频，4分频或 8 分频。

FSL_FAE_ConstYu

见下图:

FSL_FAE_ConstYu

至于理论值计算，FSL提供了一个小工具，你可以到FSL官网下载：

https://www.freescale.co
m/zh-Hans/webapp/software/library.jsp?tid=FSHBNRZH-HANS_20140411&#/home/%E8%BD%AF%E4%BB%B6%E5%BC%80%E5%8F%91%E5%B7%A5%E5%85%B7_%E8%AE%A1%E7%AE%97%E5%99%A8/Kinetis/~filter~/0

FSL_TICS_ZP

 你好，楼主。
你的计算方式应该是正确的。
但出现ADC时间计算值与实际评估值出现如此偏差，我觉得有以下原因。
1. ADC在16bit single end模式下，时钟是达不到24MhZ的，数据手册中有提到的。

2.就是你的System tick评估ADC转换时间是否设置合理。System tick应用参考一下帖子。
https://www.nxpic.org.cn/bbs/article_1280_566162.html

ma9801

把ADCLK设置为12Mhz，systick打印出来的时间大约每个ADC转换时间为7.4299us和计算值5us+1.4583us=6.4583us，虽然还是有点差距，但是总体的用systick打印出来的ADC转换时间还是成线性的，比如：两次ADC转换时间，三次。。。总的时间大约是7.4299的倍数关系。
还有1/48Mhz * 1835 约等于38.2 us这个应该是3.8229，笔误笔误

ma9801

回复第 5 楼 于2014-04-14 11:16:51发表:
 你好，楼主。
你的计算方式应该是正确的。
但出现ADC时间计算值与实际评估值出现如此偏差，我觉得有以下原因。
1. ADC在16bit single end模式下，时钟是达不到24MhZ的，数据手册中有提到的。

2.就是你的System tick评估ADC转换时间是否设置合理。System tick应用参考一下帖子。
https://www.nxpic.org.cn/bbs/article_1280_566162.html
 
 
systick的用法是参考了，上面的Systick的例子，应该还是可信的，谢谢！！
 

FSL_TICS_ZP

回复第 7 楼 于2014-04-16 11:39:22发表:
回复第 5 楼 于2014-04-14 11:16:51发表:
 你好，楼主。
你的计算方式应该是正确的。
但出现ADC时间计算值与实际评估值出现如此偏差，我觉得有以下原因。
1. ADC在16bit single end模式下，时钟是达不到24MhZ的，数据手册中有提到的。

2.就是你的System tick评估ADC转换时间是否设置合理。System tick应用参考一下帖子。
https://www.nxpic.org.cn/bbs/article_1280_566162.html
 
 
systick的用法是参考了，上面的Systick的例子，应该还是可信的，谢谢！！
 
不客气，以后如有问题再交流！