MC9S12XEP100单片机中时钟频率的问题

唐宋元明

在写PLL锁相环电路时，若将程序中的while(!(CRG标志寄存器_LOCK)==1)；注释掉。则总线频率变为之前的1/5。求指点。。
void Init_PLL(void){
   COPCTL=0x00;        
   CLKSEL_PLLSEL=0;    //CLKSEL的第7位置0，选择系统时钟源为OSCCLK
   PLLCTL_PLLON=0;     //禁止PLL, PLLCTL.6(pllon)设为0;先关闭PLL
   SYNR=0X67;          //根据需要的时钟频率设置SYNR和REFDV寄存器     
   REFDV=0X0F;
   POSTDIV=0;
   PLLCTL_PLLON=1;     //打开PLL, PLLCTL.6(pllon)设为1;开PLL
   while(!(CRG标志寄存器_LOCK)==1);//通过判断LOCK位
  CLKSEL_PLLSEL=1;     //确定PLL是否稳定,稳定则选择PLL频率作为系统频率。

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FSL_TICS_ZP

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