IMX28有关DR布线的小问题

东北大米

HI 请问在设计28的时候，外挂一个DDR2，在GUIDE资料上面写着CLK的要求是：
During a write cycle, the i.MX28 must satisfy the timing specs between DQS and CK to
facilitate the reliable transfer of data. To satisfy the clock to strobe (DQS) relationship, it is
preferable that the clock length be between the shortest and longest strobe lengths.
我在参考了一下EVK的板，发现CLK的布线长度是在DQS附近。
但是按一般情况下，如MX51,CLK的长度应该是与ADD的线一致。请问我是应该按哪一种来处理？

谢谢！

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FSL_TICS_Rita

楼主你好，关于你帖中的问题建议你参考MCIMX28EVK来设计哈~~