求助一个锁的问题

bsdpgsql

FSL_TICS_ZJJ 发表于 2014-12-24 15:21
把systeminit部分调整的地方贴出来看看。

就是keil自己带的啊，这段代码和它的头文件不存在移植性问题，所以我没修改直接放到kds工程里面了。
用keil自己的工程编译之后下下去不会锁，用上面楼的工程搞出来下下去会锁。
我知道一定问题是出在我那个工程的某个地方，只是我检查很多遍，确实看不出哪里能导致芯片锁（虽然要被锁，但是所有外设功能都是正常使用的，，，）

1. /*
   
2. ** ###################################################################
   
3. **     Processors:          MKL02Z32CAF4
   
4. **                          MKL02Z32VFG4
   
5. **                          MKL02Z16VFG4
   
6. **                          MKL02Z8VFG4
   
7. **                          MKL02Z32VFK4
   
8. **                          MKL02Z16VFK4
   
9. **                          MKL02Z32VFM4
   
10. **                          MKL02Z16VFM4
    
11. **
    
12. **     Compilers:           ARM Compiler
    
13. **                          Freescale C/C++ for Embedded ARM
    
14. **                          GNU C Compiler
    
15. **                          IAR ANSI C/C++ Compiler for ARM
    
16. **
    
17. **     Reference manual:    KL02RM, Rev.2, Dec 2012
    
18. **     Version:             rev. 1.0, 2012-10-04
    
19. **
    
20. **     Abstract:
    
21. **         Provides a system configuration function and a global variable that
    
22. **         contains the system frequency. It configures the device and initializes
    
23. **         the oscillator (PLL) that is part of the microcontroller device.
    
24. **
    
25. **     Copyright: 2012 Freescale, Inc. All Rights Reserved.
    
26. **
    
27. **     http:                 www.freescale.com
    
28. **     mail:                 support@freescale.com
    
29. **
    
30. **     Revisions:
    
31. **     - rev. 1.0 (2012-10-04)
    
32. **         Initial version.
    
33. **
    
34. ** ###################################################################
    
35. */
    
36. 
    
37. /**
    
38. * @file MKL02Z4
    
39. * @version 1.0
    
40. * @date 2012-10-04
    
41. * @brief Device specific configuration file for MKL02Z4 (implementation file)
    
42. *
    
43. * Provides a system configuration function and a global variable that contains
    
44. * the system frequency. It configures the device and initializes the oscillator
    
45. * (PLL) that is part of the microcontroller device.
    
46. */
    
47. 
    
48. #include <stdint.h>
    
49. #include "MKL02Z4.h"
    
50. 
    
51. #define DISABLE_WDOG    1
    
52. 
    
53. #define CLOCK_SETUP     0
    
54. /* Predefined clock setups
    
55.    0 ... Multipurpose Clock Generator (MCG) in FLL Engaged Internal (FEI) mode
    
56.          Reference clock source for MCG module is the slow internal clock source 32.768kHz
    
57.          Core clock = 41.94MHz, BusClock = 13.98MHz
    
58.    1 ... Multipurpose Clock Generator (MCG) in FLL Engaged External (FEE) mode
    
59.          Reference clock source for MCG module is an external crystal 32.768kHz
    
60.          Core clock = 47.97MHz, BusClock = 23.984MHz
    
61.    2 ... Multipurpose Clock Generator (MCG) in FLL Bypassed Low Power Internal (BLPI) mode
    
62.          Core clock/Bus clock derived directly from an fast internal 4MHz clock with no multiplication
    
63.          Core clock = 4MHz, BusClock = 4MHz
    
64. */
    
65. 
    
66. /*----------------------------------------------------------------------------
    
67.   Define clock source values
    
68. *----------------------------------------------------------------------------*/
    
69. #if (CLOCK_SETUP == 0)
    
70.     #define CPU_XTAL_CLK_HZ                 32768u   /* Value of the external crystal or oscillator clock frequency in Hz */
    
71.     #define CPU_INT_SLOW_CLK_HZ             32768u   /* Value of the slow internal oscillator clock frequency in Hz  */
    
72.     #define CPU_INT_FAST_CLK_HZ             4000000u /* Value of the fast internal oscillator clock frequency in Hz  */
    
73.     #define DEFAULT_SYSTEM_CLOCK            41943040u /* Default System clock value */
    
74. #elif (CLOCK_SETUP == 1)
    
75.     #define CPU_XTAL_CLK_HZ                 32768u   /* Value of the external crystal or oscillator clock frequency in Hz */
    
76.     #define CPU_INT_SLOW_CLK_HZ             32768u   /* Value of the slow internal oscillator clock frequency in Hz  */
    
77.     #define CPU_INT_FAST_CLK_HZ             4000000u /* Value of the fast internal oscillator clock frequency in Hz  */
    
78.     #define DEFAULT_SYSTEM_CLOCK            47972352u /* Default System clock value */
    
79. #elif (CLOCK_SETUP == 2)
    
80.     #define CPU_XTAL_CLK_HZ                 32768u /* Value of the external crystal or oscillator clock frequency in Hz */
    
81.     #define CPU_INT_SLOW_CLK_HZ             32768u   /* Value of the slow internal oscillator clock frequency in Hz  */
    
82.     #define CPU_INT_FAST_CLK_HZ             4000000u /* Value of the fast internal oscillator clock frequency in Hz  */
    
83.     #define DEFAULT_SYSTEM_CLOCK            4000000u /* Default System clock value */
    
84. #endif /* (CLOCK_SETUP == 2) */
    
85. 
    
86. 
    
87. /* ----------------------------------------------------------------------------
    
88.    -- Core clock
    
89.    ---------------------------------------------------------------------------- */
    
90. 
    
91. uint32_t SystemCoreClock = DEFAULT_SYSTEM_CLOCK;
    
92. 
    
93. /* ----------------------------------------------------------------------------
    
94.    -- SystemInit()
    
95.    ---------------------------------------------------------------------------- */
    
96. 
    
97. void SystemInit (void) {
    
98. #if (DISABLE_WDOG)
    
99.   /* Disable the WDOG module */
    
100.   /* SIM_COPC: COPT=0,COPCLKS=0,COPW=0 */
     
101.   SIM->COPC = (uint32_t)0x00u;
     
102. #endif /* (DISABLE_WDOG) */
     
103. #if (CLOCK_SETUP == 0)
     
104.   /* SIM->CLKDIV1: OUTDIV1=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,OUTDIV4=1,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0 */
     
105.   SIM->CLKDIV1 = (SIM_CLKDIV1_OUTDIV1(0x00) | SIM_CLKDIV1_OUTDIV4(0x01)); /* Update system prescalers */
     
106.   /* Switch to FEI Mode */
     
107.   /* MCG->C1: CLKS=0,FRDIV=0,IREFS=1,IRCLKEN=1,IREFSTEN=0 */
     
108.   MCG->C1 = MCG_C1_CLKS(0x00) |
     
109.            MCG_C1_FRDIV(0x00) |
     
110.            MCG_C1_IREFS_MASK |
     
111.            MCG_C1_IRCLKEN_MASK;
     
112.   /* MCG_C2: LOCRE0=0,RANGE0=0,HGO0=0,EREFS0=0,LP=0,IRCS=0 */
     
113.   MCG->C2 &= (uint8_t)~(uint8_t)(
     
114.              MCG_C2_LOCRE0_MASK |
     
115.              MCG_C2_RANGE0(0x03) |
     
116.              MCG_C2_HGO0_MASK |
     
117.              MCG_C2_EREFS0_MASK |
     
118.              MCG_C2_LP_MASK |
     
119.              MCG_C2_IRCS_MASK
     
120.             );
     
121.   /* MCG->C4: DMX32=0,DRST_DRS=1 */
     
122.   MCG->C4 = (uint8_t)((MCG->C4 & (uint8_t)~(uint8_t)(
     
123.             MCG_C4_DMX32_MASK |
     
124.             MCG_C4_DRST_DRS(0x02)
     
125.            )) | (uint8_t)(
     
126.             MCG_C4_DRST_DRS(0x01)
     
127.            ));
     
128.   /* OSC0->CR: ERCLKEN=1,??=0,EREFSTEN=0,??=0,SC2P=0,SC4P=0,SC8P=0,SC16P=0 */
     
129.   OSC0->CR = OSC_CR_ERCLKEN_MASK;
     
130.   while((MCG->S & MCG_S_IREFST_MASK) == 0x00U) { /* Check that the source of the FLL reference clock is the internal reference clock. */
     
131.   }
     
132.   while((MCG->S & 0x0CU) != 0x00U) {    /* Wait until output of the FLL is selected */
     
133.   }
     
134. #elif (CLOCK_SETUP == 1)
     
135.   /* SIM->SCGC5: PORTA=1 */
     
136.   SIM->SCGC5 |= SIM_SCGC5_PORTA_MASK; /* Enable clock gate for ports to enable pin routing */
     
137.   /* SIM->CLKDIV1: OUTDIV1=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,OUTDIV4=1,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0 */
     
138.   SIM->CLKDIV1 = (SIM_CLKDIV1_OUTDIV1(0x00) | SIM_CLKDIV1_OUTDIV4(0x01)); /* Update system prescalers */
     
139.   /* PORTA->PCR3: ISF=0,MUX=0 */
     
140.   PORTA->PCR[3] &= (uint32_t)~(uint32_t)((PORT_PCR_ISF_MASK | PORT_PCR_MUX(0x07)));
     
141.   /* PORTA->PCR4: ISF=0,MUX=0 */
     
142.   PORTA->PCR[4] &= (uint32_t)~(uint32_t)((PORT_PCR_ISF_MASK | PORT_PCR_MUX(0x07)));
     
143.   /* Switch to FEE Mode */
     
144.   /* MCG->C2: LOCRE0=0,RANGE0=0,HGO0=0,EREFS0=1,LP=0,IRCS=0 */
     
145.   MCG->C2 = (uint8_t)((MCG->C2 & (uint8_t)~(uint8_t)(
     
146.             MCG_C2_LOCRE0_MASK |
     
147.             MCG_C2_RANGE0(0x03) |
     
148.             MCG_C2_HGO0_MASK |
     
149.             MCG_C2_LP_MASK |
     
150.             MCG_C2_IRCS_MASK
     
151.            )) | (uint8_t)(
     
152.             MCG_C2_EREFS0_MASK
     
153.            ));
     
154.   /* OSC0->CR: ERCLKEN=1,??=0,EREFSTEN=0,??=0,SC2P=0,SC4P=0,SC8P=0,SC16P=0 */
     
155.   OSC0->CR = OSC_CR_ERCLKEN_MASK;
     
156.   /* MCG->C1: CLKS=0,FRDIV=0,IREFS=0,IRCLKEN=1,IREFSTEN=0 */
     
157.   MCG->C1 = (MCG_C1_CLKS(0x00) | MCG_C1_FRDIV(0x00) | MCG_C1_IRCLKEN_MASK);
     
158.   /* MCG->C4: DMX32=1,DRST_DRS=1 */
     
159.   MCG->C4 = (uint8_t)((MCG->C4 & (uint8_t)~(uint8_t)(
     
160.             MCG_C4_DRST_DRS(0x02)
     
161.            )) | (uint8_t)(
     
162.             MCG_C4_DMX32_MASK |
     
163.             MCG_C4_DRST_DRS(0x01)
     
164.            ));
     
165.   while((MCG->S & MCG_S_IREFST_MASK) != 0x00U) { /* Check that the source of the FLL reference clock is the external reference clock. */
     
166.   }
     
167.   while((MCG->S & 0x0CU) != 0x00U) {    /* Wait until output of the FLL is selected */
     
168.   }
     
169. #elif (CLOCK_SETUP == 2)
     
170.   /* SIM->CLKDIV1: OUTDIV1=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,OUTDIV4=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0,??=0 */
     
171.   SIM->CLKDIV1 = (SIM_CLKDIV1_OUTDIV1(0x00) | SIM_CLKDIV1_OUTDIV4(0x00)); /* Update system prescalers */
     
172.   /* MCG->SC: FCRDIV=0 */
     
173.   MCG->SC &= (uint8_t)~(uint8_t)(MCG_SC_FCRDIV(0x07));
     
174.   /* Switch to FBI Mode */
     
175.   /* MCG->C1: CLKS=1,FRDIV=0,IREFS=1,IRCLKEN=1,IREFSTEN=0 */
     
176.   MCG->C1 = MCG_C1_CLKS(0x01) |
     
177.            MCG_C1_FRDIV(0x00) |
     
178.            MCG_C1_IREFS_MASK |
     
179.            MCG_C1_IRCLKEN_MASK;
     
180.   /* MCG_C2: LOCRE0=0,RANGE0=0,HGO0=0,EREFS0=0,LP=0,IRCS=1 */
     
181.   MCG->C2 = (uint8_t)((MCG->C2 & (uint8_t)~(uint8_t)(
     
182.             MCG_C2_LOCRE0_MASK |
     
183.             MCG_C2_RANGE0(0x03) |
     
184.             MCG_C2_HGO0_MASK |
     
185.             MCG_C2_EREFS0_MASK |
     
186.             MCG_C2_LP_MASK
     
187.            )) | (uint8_t)(
     
188.             MCG_C2_IRCS_MASK
     
189.            ));
     
190.   /* MCG->C4: DMX32=0,DRST_DRS=0 */
     
191.   MCG->C4 &= (uint8_t)~(uint8_t)((MCG_C4_DMX32_MASK | MCG_C4_DRST_DRS(0x03)));
     
192.   /* OSC0->CR: ERCLKEN=1,??=0,EREFSTEN=0,??=0,SC2P=0,SC4P=0,SC8P=0,SC16P=0 */
     
193.   OSC0->CR = OSC_CR_ERCLKEN_MASK;
     
194.   while((MCG->S & MCG_S_IREFST_MASK) == 0x00U) { /* Check that the source of the FLL reference clock is the internal reference clock. */
     
195.   }
     
196.   while((MCG->S & 0x0CU) != 0x04U) {    /* Wait until internal reference clock is selected as MCG output */
     
197.   }
     
198.   /* Switch to BLPI Mode */
     
199.   /* MCG->C2: LOCRE0=0,RANGE0=0,HGO0=0,EREFS0=0,LP=1,IRCS=1 */
     
200.   MCG->C2 = (uint8_t)((MCG->C2 & (uint8_t)~(uint8_t)(
     
201.             MCG_C2_LOCRE0_MASK |
     
202.             MCG_C2_RANGE0(0x03) |
     
203.             MCG_C2_HGO0_MASK |
     
204.             MCG_C2_EREFS0_MASK
     
205.            )) | (uint8_t)(
     
206.             MCG_C2_LP_MASK |
     
207.             MCG_C2_IRCS_MASK
     
208.            ));
     
209.   while((MCG->S & MCG_S_IREFST_MASK) == 0x00U) { /* Check that the source of the FLL reference clock is the internal reference clock. */
     
210.   }
     
211.   while((MCG->S & MCG_S_IRCST_MASK) == 0x00U) { /* Check that the fast external reference clock is selected. */
     
212.   }
     
213. #endif /* (CLOCK_SETUP == 2) */
     
214. }
     
215. 
     
216. /* ----------------------------------------------------------------------------
     
217.    -- SystemCoreClockUpdate()
     
218.    ---------------------------------------------------------------------------- */
     
219. 
     
220. void SystemCoreClockUpdate (void) {
     
221.   uint32_t MCGOUTClock;                                                        /* Variable to store output clock frequency of the MCG module */
     
222.   uint8_t Divider;
     
223. 
     
224.   if ((MCG->C1 & MCG_C1_CLKS_MASK) == 0x0u) {
     
225.     /* Output of FLL is selected */
     
226.     if ((MCG->C1 & MCG_C1_IREFS_MASK) == 0x0u) {
     
227.       /* External reference clock is selected */
     
228.       MCGOUTClock = CPU_XTAL_CLK_HZ;                                       /* System oscillator drives MCG clock */
     
229.       Divider = (uint8_t)(1u << ((MCG->C1 & MCG_C1_FRDIV_MASK) >> MCG_C1_FRDIV_SHIFT));
     
230.       MCGOUTClock = (MCGOUTClock / Divider);  /* Calculate the divided FLL reference clock */
     
231.     } else { /* (!((MCG->C1 & MCG_C1_IREFS_MASK) == 0x0u)) */
     
232.       MCGOUTClock = CPU_INT_SLOW_CLK_HZ;                                     /* The slow internal reference clock is selected */
     
233.     } /* (!((MCG->C1 & MCG_C1_IREFS_MASK) == 0x0u)) */
     
234.     /* Select correct multiplier to calculate the MCG output clock  */
     
235.     switch (MCG->C4 & (MCG_C4_DMX32_MASK | MCG_C4_DRST_DRS_MASK)) {
     
236.       case 0x0u:
     
237.         MCGOUTClock *= 640u;
     
238.         break;
     
239.       case 0x20u:
     
240.         MCGOUTClock *= 1280u;
     
241.         break;
     
242.       case 0x40u:
     
243.         MCGOUTClock *= 1920u;
     
244.         break;
     
245.       case 0x60u:
     
246.         MCGOUTClock *= 2560u;
     
247.         break;
     
248.       case 0x80u:
     
249.         MCGOUTClock *= 732u;
     
250.         break;
     
251.       case 0xA0u:
     
252.         MCGOUTClock *= 1464u;
     
253.         break;
     
254.       case 0xC0u:
     
255.         MCGOUTClock *= 2197u;
     
256.         break;
     
257.       case 0xE0u:
     
258.         MCGOUTClock *= 2929u;
     
259.         break;
     
260.       default:
     
261.         break;
     
262.     }
     
263.   } else if ((MCG->C1 & MCG_C1_CLKS_MASK) == 0x40u) {
     
264.     /* Internal reference clock is selected */
     
265.     if ((MCG->C2 & MCG_C2_IRCS_MASK) == 0x0u) {
     
266.       MCGOUTClock = CPU_INT_SLOW_CLK_HZ;                                       /* Slow internal reference clock selected */
     
267.     } else { /* (!((MCG->C2 & MCG_C2_IRCS_MASK) == 0x0u)) */
     
268.       MCGOUTClock = CPU_INT_FAST_CLK_HZ / (1 << ((MCG->SC & MCG_SC_FCRDIV_MASK) >> MCG_SC_FCRDIV_SHIFT));  /* Fast internal reference clock selected */
     
269.     } /* (!((MCG->C2 & MCG_C2_IRCS_MASK) == 0x0u)) */
     
270.   } else if ((MCG->C1 & MCG_C1_CLKS_MASK) == 0x80u) {
     
271.     /* External reference clock is selected */
     
272.     MCGOUTClock = CPU_XTAL_CLK_HZ;                                           /* System oscillator drives MCG clock */
     
273.   } else { /* (!((MCG->C1 & MCG_C1_CLKS_MASK) == 0x80u)) */
     
274.     /* Reserved value */
     
275.     return;
     
276.   } /* (!((MCG->C1 & MCG_C1_CLKS_MASK) == 0x80u)) */
     
277.   SystemCoreClock = (MCGOUTClock / (1u + ((SIM->CLKDIV1 & SIM_CLKDIV1_OUTDIV1_MASK) >> SIM_CLKDIV1_OUTDIV1_SHIFT)));
     
278. }
     

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