p1010的IFC模块挂接两个设备，时序会相互影响

zwj894554773

具体环境如下：      
所用芯片powerpc  p1010, 它的IFC(Integrated Flash Controller) 模块可以挂接4个设备，但同时只能对一个操作，我现在用了两个，一个IFC_CS0是连的一个nandflash（K9F4G08U0D-SCB0K9F4G08U0D-SCB0），IFC_CS1是连的一个fpga(XC6SLX9-2CSG324C),  对nandflash的操作直接用的linux标准的驱动，对fpga的操作，是通过ioremap映射一段空间，操作是像读写内存一样，
fpga操作具体事例代码如下：
映射：g_pbyFpgaKBase = (void __iomem *)ioremap(FPGA_K_BASE_ADDR, FPGA_K_LEN);
写：*((volatile u8 *)(g_pbyFpgaKBase + dwReg)) = byVal;
读：byVal = *((volatile u8 *)(g_pbyFpgaKBase+dwReg));

问题复现情况:
       目前我对fpga进行测试，具体步骤是：不停的往fpga某个寄存器写一个值然后再读进行比较看两个值是否相等，当我不对nandflash操作时，这个时候一切正常写和读的值都是相等的，但我对nandflash进行操作(由于文件系统是用的nandflash上的，直接在文件系统上随便进行文件拷贝即是对nandflash操作)时，对fpga写和读的值就不等了，通过示波器量的时序也出问题了，拷贝结束又正常了。
     我现在得的结论是:nandflash操作会影响fpga那边的时序，应该是对fpga的操作和nandflash的没能完全做到互斥违背了一次只能对一个操作, 感觉是对fpga的操作太赤裸裸了没有任何的保护影响的，不知该怎么样才能让两者的操作完全隔离而不致一个干扰另一个？

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FSL_TICS_lunmin

你好，我同意你的结论。
P1010 IFC 虽然有4个片选，提供多至4个flash设备连接，但是在任何时间，一次只能有一个设备被访问，也就是不可以有两个设备同时active。
当一个本地（AXI）访问出现时，内部地址与每一个bank比较。如果在某个控制器上发现匹配，这个bank
相应的CSPR与CSOR定义的attribute就会起作用。如果发现多个匹配，那么低bank将起作用。比方说bank0就比bank1具有更高的优先级。
我想可以解释这个现象。

FSL_TICS_lunmin

四个片选虽然是独立的，但是它们全部共享同样的管脚。当一个bank匹配出现时，它便接收外部信号，控制访问并直到访问结束。

aaa999kk

对的, 是有优先级的

zwj894554773

但不可能一个设备的操作打断另一个设备的操作吧，理论上应该是一次操作完后，才会进行另一次操作的呀