关于KL46的 FLL与PLL输出时钟的几个问题

Wang-

前几天在写TPM模块遇到了kl46时钟的问题：下面以简单的TPM溢出中断为例，请大神解答几个问题：
问题 1、
我在选择TPM0时钟源时一开始直接选择FLL时钟即 ：FLL，但是进不了MOD溢出中断，后来选择了PLL时钟为TPM0时钟源可以进入溢出中断了，但是我不甘心，为什么选择FLL不可以进入溢出中断哪？？？于是我查了 sysinit()函数发现在对于FLL与PLL是选择时对于FLL写的就几句话，对于要用FLL的我，只有改写FLL了，看了数据手册关于FLL的一些资料，我改写了FLL即图上注释改写部分，原意是输出48MHz，但是还是不进中断，是我改写的不对吗？？？
大神请不吝赐教，FLL的相关配置........................................

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Wang-

问题 2、
好吧，暂时改写不好FLL，就先不管FLL是事了。于是我选择了PLL，但是又有问题了根据数据手册上写道MCGPLLCLK可以倍频到100M，哈哈哈，真爽100M哎，当然想试试了，看来pll_init(......)函数，发现只用改写关键的两个参数就可以把PLL倍频到100M，即 PLL0_PRDIV、PLL0_VDIV，对于系统默认值PLL0_PRDIV = 4、PLL0_VDIV = 24，因为CLK0_FREQ_HZ = 8M，根据PLL out = (((CLK0_FREQ_HZ/PLL0_PRDIV) x PLL0_VDIV) )，知：默认输出为48M，于是我就只改了PLL0_PRDIV = 2、PLL0_VDIV = 25，这样PLL_out 就等于100M了不是吗？？？可是结果进不了中断了，死在pll_init（.......)函数中了，是什么因素影响的哪，我不知道，大神帮忙看看呗,

Wang-

问题 3、
由于放假回老家了，手头上没有示波器，所以无法确定输出的FLL或PLL频率，其实是可以写个测量频率的，但是不会很准，所以懒得写了，还有想确认一下使用MCGPLLCLK/2时输出的时钟为pll是一半，如果按系统默认的那么输出的是不是24M的？？？

Wang-

版主帮忙看看呗！！！

Wang-

还是没人来.......

安

理论上是没问题的，建议初始化的代码上传一下，我这没有你这样的代码。

FSL_TICS_Robin

Wang- 发表于 2015-2-13 21:40
版主帮忙看看呗！！！

楼主你好
如果你有看过KL46P121M48SF4 数据手册，那么就能看到这款芯片最大Core时钟频率是48MHz。


从数据手册上来看PLL的fvco输出频率的确可以在48~100MHz


如果你结合KL46P121M48SF4RM 参考手册的“Figure 5-1. Clocking diagram”和“Figure 24-1. Multipurpose Clock Generator (MCG) block diagram”就会发现虽然fvco可以输出48~100MHz，但MCGOUTCLK经OUTDIV1分频后的Core Clock必须满足不大于48MHz。





如果再结合你的程序，请看sysinit.c里如下截图处的程序注释。你需要修改SIM_CLKDIV1的SIM_CLKDIV1_OUTDIV1满足上面提到的问题。

Wang-

FSL_TICS_Robin 发表于 2015-2-15 14:38
楼主你好
如果你有看过KL46P121M48SF4 数据手册，那么就能看到这款芯片最大Core ...

版主好厉害啊，我看kl46的时钟看的头都大了