KL25外部晶振的问题

空空是也

小恩GG 发表于 2016-6-2 13:28
有任何问题，欢迎来论坛发帖！

版主，我测试结果出来了。下面是图：这个是正常的板子，通讯没有问题。串口发送的是0X55，就是01010101





下面的是异常的板子的波形



测试发现总线时钟的有偏差，而且偏差好像比较大

如果通过现在的总线时钟算出对应的波特率的话， 应该是可以通讯的。
但是我想就是通过调晶振那儿的电路，然后调一下总线时钟，最起码和标准的那个接近一点。

小恩GG

空空是也 发表于 2016-6-2 16:56
版主，我测试结果出来了。下面是图：这个是正常的板子，通讯没有问题。串口发送的是0X55，就是01010101

...

你说正常板子，异常板子，都是你自己做的一批的PCB板子吗？

空空是也

小恩GG 发表于 2016-6-2 17:18
你说正常板子，异常板子，都是你自己做的一批的PCB板子吗？

正常的板子，就是串口通讯那些没问题，然后一直能用的板子，异常的就是自己新做的板子。

空空是也

小恩GG 发表于 2016-6-2 17:18
你说正常板子，异常板子，都是你自己做的一批的PCB板子吗？

版主，那我能通过就是调晶振的电容和电阻，来调总线时钟吗？

小恩GG

空空是也 发表于 2016-6-2 16:56
版主，我测试结果出来了。下面是图：这个是正常的板子，通讯没有问题。串口发送的是0X55，就是01010101

...

你这两个测试的波形都是同一个代码，并且是使用FEI的对吗？默认内部时钟都是32.768Khz？
按道理，选择内部时钟不应该偏差这么大的。
你自己的板子再焊一块出来试试，焊接的时候，烙铁温度270度。

空空是也

小恩GG 发表于 2016-6-3 09:56
你这两个测试的波形都是同一个代码，并且是使用FEI的对吗？默认内部时钟都是32.768Khz？
按道理，选择内 ...

恩，两个的程序都是一样的，时钟配置都是一样。
现在的总线时钟差太多了。感觉有点奇怪~~~~~
版主，那如果设置成FEI模式的话，外部晶振电路的布线，应该影响比较小吧~~~

版主，这个是我的线路布局，看着就是拐得弯比较大，这个会不会影响失踪呢？

小恩GG

空空是也 发表于 2016-6-3 10:27
恩，两个的程序都是一样的，时钟配置都是一样。
现在的总线时钟差太多了。感觉有点奇怪~~~~~
版主，那如 ...

如果是FEI模式，外部晶振不会有影响的，看你现在这个输出的波形，变形太厉害了。
你有没有把每个VDD的引脚都就近添加电容呢？
另外，你现在下载用什么下载器下载的？如果是P&E的，可以把芯片trim下试试。
还有，现在板子上就留最小系统，不添加任何其他的外围试试。

空空是也

小恩GG 发表于 2016-6-3 11:15
如果是FEI模式，外部晶振不会有影响的，看你现在这个输出的波形，变形太厉害了。
你有没有把每个VDD的引 ...

恩，VDD引脚附近没有添加电容。。。
下载器用的是Jlink，
只能再焊一块试试了。。。

空空是也

小恩GG 发表于 2016-6-3 11:15
如果是FEI模式，外部晶振不会有影响的，看你现在这个输出的波形，变形太厉害了。
你有没有把每个VDD的引 ...

版主，刚看了一下，就是它的内部时钟就有问题，，，，感觉得再焊一块看看了~~~

小恩GG

空空是也 发表于 2016-6-3 16:46
版主，刚看了一下，就是它的内部时钟就有问题，，，，感觉得再焊一块看看了~~~ ...

嗯，你再焊一块你自己的板子试试，另外你KL25芯片的购买是在正规渠道购买的吗？