【LPC54114双核任务一】之一：双核的启动

baicaiaichibaic

板子还没到，但是离本周交卷的时间不多了，那就趁板子还没来，先来熟悉一下双核的启动，参考的是SDK_2.2.1_LPC54114J256\boards\lpcxpresso54114\multicore_examples\hello_world例程。
系统复位后，执行的时片内ROM的代码，片内ROM功能有两个，一个是ISP，另外一个就是启动应用程序。
ROM根据管脚判断是否进入ISP模式，如果不是进入ISP模式就根据镜像的头部信息来启动旧镜像/单镜像/双镜像，详见《UM10914.pdf》的Chapter 6: LPC5411x Boot process，我就挑最简单的流程，复位后没有进入ISP，直接进入旧镜像的启动。
ROM执行完后，应该是M0+内核和M4内核同时运行（此处为猜测，未找到官方描述，有知道的同学还望指教一下）。
看一下两者的入口代码Reset_Handler，两者的入口代码一样，见startup_LPC54114_cm4.s或者startup_LPC54114_cm0plus.s

1.                 AREA    |.text|, CODE, READONLY
   
2. 
   
3. cpu_id          EQU     0xE000ED00
   
4. cpu_ctrl        EQU     0x40000800
   
5. coproc_boot     EQU     0x40000804
   
6. coproc_stack    EQU     0x40000808
   
7. 
   
8. rel_vals
   
9.                 DCD     cpu_id, cpu_ctrl, coproc_boot, coproc_stack
   
10.                 DCW     0xFFF, 0xC24
    
11. 
    
12. ; Reset Handler - shared for both cores
    
13. Reset_Handler   PROC
    
14.                 EXPORT  Reset_Handler               [WEAK]
    
15.                 IMPORT  SystemInit
    
16.                 IMPORT  __main
    
17. 
    
18.                 IF      :LNOT::DEF:SLAVEBOOT
    
19.                 ; Both the M0+ and M4 core come via this shared startup code,
    
20.                 ; but the M0+ and M4 core have different vector tables.
    
21.                 ; Determine if the core executing this code is the master or
    
22.                 ; the slave and handle each core state individually.
    
23. shared_boot_entry
    
24.                 LDR     r6, =rel_vals
    
25.                 MOVS    r4, #0                          ; Flag for slave core (0)
    
26.                 MOVS    r5, #1
    
27. 
    
28.                 ; Determine which core (M0+ or M4) this code is running on
    
29.                 ; r2 = (((*cpu_id) >> 4) & 0xFFF); (M4 core == 0xC24)
    
30. get_current_core_id
    
31.                 LDR     r0, [r6, #0]
    
32.                 LDR     r1, [r0]                        ; r1 = CPU ID status
    
33.                 LSRS    r1, r1, #4                      ; Right justify 12 CPU ID bits
    
34.                 LDRH    r2, [r6, #16]                   ; Mask for CPU ID bits
    
35.                 ANDS    r2, r1, r2                      ; r2 = ARM COrtex CPU ID
    
36.                 LDRH    r3, [r6, #18]                   ; Mask for CPU ID bits
    
37.                 CMP     r3, r2                          ; Core ID matches M4 identifier
    
38.                 BNE     get_master_status
    
39.                 MOV     r4, r5                          ; Set flag for master core (1)
    
40. 
    
41.                 ; Determine if M4 core is the master or slave
    
42.                 ; r3 = ((*cpu_ctrl) & 1); (0 == m0+, 1 == M4)
    
43. get_master_status
    
44.                 LDR     r0, [r6, #4]
    
45.                 LDR     r3, [r0]                        ; r3 = SYSCON co-processor CPU control status
    
46.                 ANDS    r3, r3, r5                      ; r3 = (Bit 0: 1 = M4 is master, 0 = M4 is slave)
    
47. 
    
48.                 ; Select boot based on selected master core and core ID
    
49. select_boot
    
50.                 EORS    r3, r3, r4                      ; r4 = (Bit 0: 0 = master, 1 = slave)
    
51.                 BNE     slave_boot
    
52.                 B       normal_boot
    
53. 
    
54.                 ; Slave boot
    
55. slave_boot
    
56.                 LDR     r0, [r6, #8]
    
57.                 LDR     r2, [r0]                        ; r1 = SYSCON co-processor boot address
    
58.                 CMP     r2, #0                          ; Slave boot address = 0 (not set up)?
    
59.                 BEQ     cpu_sleep
    
60.                 LDR     r0, [r6, #12]
    
61.                 LDR     r1, [r0]                        ; r5 = SYSCON co-processor stack address
    
62.                 MOV     sp, r1                          ; Update slave CPU stack pointer
    
63.                 ; Be sure to update VTOR for the slave MCU to point to the
    
64.                 ; slave vector table in boot memory
    
65.                 BX      r2                              ; Jump to slave boot address
    
66. 
    
67.                 ; Slave isn't yet setup for system boot from the master
    
68.                 ; so sleep until the master sets it up and then reboots it
    
69. cpu_sleep
    
70.                 MOV     sp, r5                          ; Will force exception if something happens
    
71. cpu_sleep_wfi
    
72.                 WFI                                     ; Sleep forever until master reboots
    
73.                 B       cpu_sleep_wfi
    
74.                 ENDIF
    
75. 
    
76.                 ; Normal boot for master/slave
    
77. normal_boot
    
78.                 LDR     r0, =SystemInit
    
79.                 BLX     r0
    
80.                 LDR     r0, =__main
    
81.                 BX      r0
    
82.                 ENDP
    

复制代码

注释都比较清楚，大致的流程是：
1. 先从寄存器地址0xE000ED00获取到CPU的ID，（本寄存器我在数据手册上面也没找到，有知道的同学还望再指教一下）。
2. 在get_master_status中判断出执行这段代码是M0+核还是M4核。
3. 在select_boot中判断，如果是M0+的核则跳转到slave_boot，如果是M4核则跳转到normal_boot
4. 在normal_boot中调用SystemInit函数，接着调用MDK的内部函数__main最终在该函数中进入main函数
5. 在slave_boot中判断SYSCON->BPBOOT是否为0，如果为0则跳转到cpu_sleep函数，否则跳转到以SYSCON->BPBOOT位地址的入口中执行。此时SYSCON->BPBOOT值应为0
也就是说，M4内核程序正常执行，M0+内核进入休眠。
M0+内核的启动是由M4内核触发的，编译M4内核的镜像时，要把M0+内核的镜像文件当作一个数据数组编译进来，在M4启动之后，通过设置SYSCON->BPBOOT和SYSCON->CPSTACK寄存器，最后在操作SYSCON->CPCTRL中的M0RST和M0EN位来启动M0+内核。
大致的流程就是如此，欢迎同学指教。
啥，你问我两个内核的中断向量表怎么处理。
哦哦，在startup_LPC54114_cm4.c或者startup_LPC54114_cm0plus.c文件中的SystemInit函数有对中断向量表进行重定向
SCB->VTOR = (uint32_t)&__Vectors;
这样子即可保证两个内核触发中断时响应的地址无误。

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ALTIUM2

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