4个DDR设计方案中为什么差分时钟之间是1个200欧姆电阻？

星星之火OK · 发表于 2019-1-2 18:20:03

我个人觉得是2个200欧姆的电阻才对呀！

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本帖最后由小恩GG 于 2019-1-3 11:10 编辑理论上，按照DDR3的规范，这个电阻应该是100欧姆。但是，仿真过程中，100欧姆时，会使静态功耗增加；经过仿真，470欧姆也可以。对于综合性能的折中考虑，我们取200欧 ...

小恩GG
发表于2019-01-03
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小恩GG · 发表于 2019-1-3 11:09:32

本帖最后由小恩GG 于 2019-1-3 11:10 编辑

理论上，按照DDR3的规范，这个电阻应该是100欧姆。
但是，仿真过程中，100欧姆时，会使静态功耗增加；经过仿真，470欧姆也可以。
对于综合性能的折中考虑，我们取200欧姆。

用户要做的是：Layout过程中，只要保证差分时钟线的阻抗匹配为100欧姆，就OK了。

另外，EVK板子经过了多个team的测试和验证，请参考开发板的用法，不要额外增加电阻。