KE1XZ的SCG模块

在士林的晴天

各位好：


            在KE1XZ的clock框图中，有关于SIRC /FIRC/SOSC/LPFFL的框图。其中LPFLLDIV2 /FIRCDIV2/SIRCDIV2/SOSCDIVE2均可以在框图中找到。可是问题是：对于寄存器中所对应的LPFLLDIV1/FIRCDIV1/SIRCDIV1/SOSCDIVE1  在框图中并无体现？这个感到很奇怪？大家对这个有了解吗？

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在士林的晴天 发表于 2019-2-23 14:06 恩哥，我还有个问题，KE15Z的 core_clk可以达到72M，而BUS_CLK和FLASH_CLK最多只能24M，他们之间有什么区 ... core时钟是给内核用的，会快点的，你机器执行周期都是这个时钟。 ...

• 小恩GG
• 发表于2019-02-26
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小恩GG

在士林的晴天 发表于 2019-2-23 14:06
恩哥，我还有个问题，KE15Z的 core_clk可以达到72M，而BUS_CLK和FLASH_CLK最多只能24M，他们之间有什么区 ...

core时钟是给内核用的，会快点的，你机器执行周期都是这个时钟。
bus时钟一般用来给外设用的，会慢点。
Flash时钟是用来给内部flash用的。
希望能帮到你。

小恩GG

楼主你好，你可以理解为LPFLLDIV1为扩展用的，以KE15Z为例，只有LPFLLDIV2 。

在士林的晴天

小恩GG 发表于 2019-2-22 13:30
楼主你好，你可以理解为LPFLLDIV1为扩展用的，以KE15Z为例，只有LPFLLDIV2 。

恩哥，你好！SCG->LPFLLTCFG  这个寄存器当中，有trimSrc和trimDiv，这两个有什么作用呢？因为假如我把LPFLL的时钟设置为72M，而trimDiv是在LPFLL的前端，即不管trimDiv设置成多少，LPFLL还是会等于72M

在士林的晴天

小恩GG 发表于 2019-2-22 13:30
楼主你好，你可以理解为LPFLLDIV1为扩展用的，以KE15Z为例，只有LPFLLDIV2 。

恩哥，我还有个问题，KE15Z的 core_clk可以达到72M，而BUS_CLK和FLASH_CLK最多只能24M，他们之间有什么区别？CORE_CLK主要用来做什么？

小恩GG

在士林的晴天 发表于 2019-2-23 11:47
恩哥，你好！SCG->LPFLLTCFG  这个寄存器当中，有trimSrc和trimDiv，这两个有什么作用呢？因为假如我把LP ...

楼主你好！
关于trimSrc 和trimDiv, 你可以结合参考手册Figure 17-1. Clocking Diagram看看。

其实是用来选择时钟源和分频系数的。
如果你选择的时钟源时钟频率不一样，你的输出也会不一样，当然你需要注意，你的输入必须要在LPFLL的输入范围内。

在士林的晴天

小恩GG 发表于 2019-2-26 15:41
楼主你好！
关于trimSrc 和trimDiv, 你可以结合参考手册Figure 17-1. Clocking Diagram看看。

这个我是明白的，他是用来选择LPFLL的时钟源，我意思是，不管选择哪个时钟源， SCG->LPFLLCFG = SCG_LPFLLCFG_FSEL(config->range);//72M，    这句的效果是把LPFLL的时钟统一提升到了72M