NXPS08P 时钟体系

day_day

时钟框图




老实说这个框图不是很好看，甚至连时钟源都看不出来，数据手册上有另外一个框图：

图中可以看到，一共有六个时钟源
FEI, FEE, FBI, FBI, FBE, FBE
其中F代表FLL
B代表bypassed
E代表Engaged
I代表内部时钟
第二个E代表外部时钟


倍频与Engaged
Engaged代表这个时钟会倍频。
从何找到依据呢？
我们可以看第一张图FLL那个位置，有一个虚框，框着两个项目：Filter、DCO
1、其中Filter就是是否选择FLL倍频（Engaged）抑或旁路掉（bypassed）FLL。
2、另一个框DCO的作用，数据手册是这样描述的：

8.2.1.5 BDC clock
The ICS presents the DCO output clock divided by two as ICSLCLK for use as a clock
source for BDC communications. ICSLCLK is not available in FLL bypassed internal
low power (FBILP) and FLL bypassed external low power (FBELP) modes. The
ICSLCLK can be selected as BDC clock.

意思大概就是经过DCO，时钟会倍频，比如原本输入是8M变成16M。



关于时钟源的选择
图中只有两个是Engaged的时钟，我们这里只讨论这两个。
1、FEI

In FLL engaged internal mode, the ICSOUT clock is derived from the FLL clock, which
is controlled by the internal reference clock.

FEI是默认的时钟，由内部时钟提供的，应用了FLL倍频。
我找遍数据手册，没有找到内部时钟的频率，根据实际配置情况，估计是4M


2、FEE

In FLL engaged external mode, the ICSOUT clock is derived from the FLL clock, which
is controlled by the external reference clock source.

FEE是系统最快的时钟，由外部晶振提供，经过FLL倍频，最高可以达到20M，但是由于板载晶振只有8M，这这个板子上只能达到16M


以上内容包含个人主观猜测，如有疏漏，欢迎指点。

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miaotouyang

关于时钟，我看了2天了还没看明白。芯片是MC9S08P32.
我理解这样，外部晶振->RDIV分频成31.25KHz~39KHz->IREFS选层内部时钟或外部晶振-->FLL，也没有说倍频因子多少->2分频后ICSLCK.

从第一章system clock distribution框图中看到ICSCLK用的最多。但也没有说明与BUSCKL的关系。

我的晶振是16M，用定时器测试后系统时钟跑在16M。
现在也没搞明白中间是怎么分频、倍频的，我怀疑是直通的。

day_day

miaotouyang 发表于 2019-8-29 15:55
关于时钟，我看了2天了还没看明白。芯片是MC9S08P32.
我理解这样，外部晶振->RDIV分频成31.25KHz~39KHz->IR ...

我手上没有P32的数据手册，光从我P60的理解来看来看，其实也对BUSCLK有些懵，它没有指明是从哪来的，但感觉跟时钟树里面的DCOOUT一样频率。
如果启用了DCO，就会2倍频，相当于PLL一样的玩意吧，比如我的板子8M就会倍频为16M。好像只有倍频和不倍频可以选……
然后DCOOUT后面又有个2分频就让我有点懵，因为DCO倍频之后测试过确实16M，但如果再2分频那应该是又变回8M才对？
如果从结果来看，你哪个应该是没启用DCO，直接晶振输出的16M，或者启动DCO，但由于2x16超过了板子最高频率，因此恢复了设置
飞思卡尔的数据手册真的……唉，我也是希望贴一个帖子出来抛砖引玉的，不过好像没多少人研究这个问题……