i.MX RT 和 M3等单片机不太一样的地方，关键点，经验分享

huangxuejia-292

imx RT 经验交流.pdf (725.9 KB, 下载次数: 22)

2021-4-2 10:40 上传

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上传一个pdf，格式没有问题。补充了LUT简单说明。


1 概述

关键字：
    FlexRAM调整   

    cache & MPU 配置  

    FlexSPI写代码Flash
    Flexspi接Flash和spi psram

    IAP

应用范畴 概念性文字，无细节，供参考

2 环境

如何使用nxpcpress IDE

3 不同

imxrt系列芯片除了内核是M7核，还有一些独特的、与STM32 M3系列入门芯片不一样的，高级的东西。

要熟练使用RT芯片，需要深入了解这些特性，否则会遇到一些迷惑人的现象与BUG。

3.1 FlexRAM

参考《AN12077 Using the i.MX RT FlexRAM.pdf》、《AN12042 Using the i.MXRT L1 Cache.pdf》

不同型号的芯片RAM不一样，1052有512K，1015就只有128K。

RAM可动态划分3中不同功能的区域：ITC/DTC/OC。

itc，指令紧密耦合

dtc， 数据紧密耦合

OC，普通ram

在AN12042文档中有这个图，比较重要。如下图：

itcm和dtcm直接连接到M7内核，cache bypass。

OC RAM会经过cache

file://E:\0 RT系列资料\imx RT芯片经验分享\pic\1.png?lastModify=1617241896

FlexRAM，是灵活RAM的意思，可以调整这三种RAM在FlexRAM中的占比，怎么切割，在AN12077文档有说明，不能随意切割。

芯片启动时，会执行默认的切割配置。如果你配置了efuse中关于FelxRAM的bit，芯片就会按照efuse切割。

如果不想配置efuse，我们可以在代码中动态配置切割方式。

1. void ResetISR(void) {
   
2. ​
   
3.     // Disable interrupts
   
4.     __asm volatile ("cpsid i");
   
5.     __asm volatile ("MSR MSP, %0" : : "r" (&_vStackTop) : );
   
6. ​
   
7.     /*  ref:AN12077 Using the i.MX RT FlexRAM.pdf》2.1.1.2. Runtime configuration
   
8.    
   
9.      * GPR17 (32KB per bank, every two bits means one bank)
   
10.      * 00   Not used
    
11.      * 01   OCRAM
    
12.      * 10   DTCM
    
13.      * 11    ITCM
    
14.          RT1015  have 4 banck
    
15.      0x5b(01011011) mean 64KB OCRAM,  32KB DTCM, 32KB ITCM*/
    
16.         IOMUXC_GPR->GPR17 = 0x0000005b;
    
17.    
    
18.         /* disbalbe config */
    
19.         IOMUXC_GPR->GPR16 &= ~IOMUXC_GPR_GPR16_INIT_ITCM_EN_MASK;
    
20.         IOMUXC_GPR->GPR16 &= ~IOMUXC_GPR_GPR16_INIT_DTCM_EN_MASK;
    
21.         /*
    
22.          *  GPR14  bit23-bit20
    
23.             0000 0 KB (No DTCM)
    
24.             0011 4 KB
    
25.             0100 8 KB
    
26.             0101 16 KB
    
27.             0110 32 KB
    
28.             0111 64 KB
    
29.             1000 128 KB
    
30.             1001 256 KB
    
31.             1010 512 KB
    
32.          */
    
33.         IOMUXC_GPR->GPR14 &= ~IOMUXC_GPR_GPR14_CM7_CFGDTCMSZ_MASK;
    
34.         IOMUXC_GPR->GPR14 |= IOMUXC_GPR_GPR14_CM7_CFGDTCMSZ(6);
    
35.         /*
    
36.          *  GPR14  bit19-bit16
    
37.             0000 0 KB (No ITCM)
    
38.             0011 4 KB
    
39.             0100 8 KB
    
40.             0101 16 KB
    
41.             0110 32 KB
    
42.             0111 64 KB
    
43.             1000 128 KB
    
44.             1001 256 KB
    
45.             1010 512 KB
    
46.          */
    
47.         IOMUXC_GPR->GPR14 &= ~IOMUXC_GPR_GPR14_CM7_CFGITCMSZ_MASK;
    
48.         IOMUXC_GPR->GPR14 |= IOMUXC_GPR_GPR14_CM7_CFGITCMSZ(6);
    
49. ​
    
50.         /* see IOMUXC_GPR_GPR16_FLEXRAM_BANK_CFG_SEL */
    
51.         IOMUXC_GPR->GPR16 |= IOMUXC_GPR_GPR16_FLEXRAM_BANK_CFG_SEL_MASK |
    
52.                              IOMUXC_GPR_GPR16_INIT_DTCM_EN_MASK |
    
53.                              IOMUXC_GPR_GPR16_INIT_ITCM_EN_MASK;

复制代码

RT1015芯片为例子，在启动函代码startup_mimxrt1015.c中，ResetISR函数最前面添加上面的代码。

GPR17寄存器用于配置如何切割，这是1个32bit寄存器，1个bank使用2个bit配置，1个bank 32K，意味这最多可管理16 bank x 32K=512K。

上面代码配置为0x0000005b，既是01011011，意味着将RAM切割为64KB OCRAM,  32KB DTCM, 32KB ITCM。

配置完RAM切割后，还需要通过GPR14配置ITC和DTC的容量大小。

在代码中配置FlexRam，只是配置了运行域，或者说只是配置了硬件上如何分配。

还需要配置代码编译链接时FlexRam的分配，也即是软件中如何分配。

在IDE中配置，如下图，根据刚刚的配置修改Size。地址不要动。

file://E:\0 RT系列资料\imx RT芯片经验分享\pic\2.png?lastModify=1617241896

还需要修改默认栈的起始位置，默认配置放在end，需要改为Start，Size按照项目工程需求改，我这里使用了rtos，所以堆和栈配置得较小。

file://E:\0 RT系列资料\imx RT芯片经验分享\pic\3.png?lastModify=1617241896

到此，FlexRam配置完成， 但是，还需要配置MPU，否则可能出现死机的情况

3.2 CACHE

参考《AN12042 Using the i.MXRT L1 Cache》

cache是什么？是一点小内存，在FlexRam一节中有一张图说明了芯片的总线结构。

从图中可见，在M7核中有两个cache：I-cache和D-chace。

cache有什么用呢？

cpu很快，很快。外设，比如存代码的Flash，即使是133M，要用QSPI通信才能读数据，所以，很慢很慢。

再两者之间加一小块高速的内存做cache，常用的指令或数据保存在cache，不用频繁从慢设备获取。

当然，cache是一个很复杂的功能，我们在此不讨论cache的实现，只是简单理解cache而已。

总之，cache相当于内核和外设（Flash 、OC ram）的中间缓冲，可以加快数据和指令的读取速度。

但是cache，会引入数据不同步问题：

最典型的就是在Flash上创建文件系统，开始时，我们读了Flash中的一块数据到OC RAM中，这时，在cache中，会保存这写数据。

然后通过FlexSPI接口，修改了Flash中的数据，这时，就需要进行cache同步（清cache），否则程序还是使用cache中的旧数据。

我不喜欢每次都清数据，使用另外一种方法：通过MPU配置将cache配置为直通模式。具体如何配置见MPU部分内容。

3.3 MPU

MPU主要有两部分配置：cache特性、空间管理。

空间，按照FlexRAM的分配配置。cache按需配置。

宏ARM_MPU_RBAR配置MPU区域和起始地址，总共可以配置16个区域，不同区域可重叠，具体见文档。

宏ARM_MPU_RASR配置cache属性和空间大小。ARM_MPU_RASR有8个参数，具体功能在代码中有详细说明，如下：

1. /**
   
2. * MPU Region Attribute and Size Register Value
   
3. *
   
4. * \param DisableExec       Instruction access disable bit, 1= disable instruction fetches.
   
5. * \param AccessPermission  Data access permissions, allows you to configure read/write access for User and Privileged mode.
   
6. * \param TypeExtField      Type extension field, allows you to configure memory access type, for example strongly ordered, peripheral.
   
7. * \param IsShareable       Region is shareable between multiple bus masters.
   
8. * \param IsCacheable       Region is cacheable, i.e. its value may be kept in cache.
   
9. * \param IsBufferable      Region is bufferable, i.e. using write-back caching. Cacheable but non-bufferable regions use write-through policy.
   
10. * \param SubRegionDisable  Sub-region disable field.
    
11. * \param Size              Region size of the region to be configured, for example 4K, 8K.
    
12. */                        
    
13. #define ARM_MPU_RASR(DisableExec, AccessPermission, TypeExtField, IsShareable, IsCacheable, IsBufferable, SubRegionDisable, Size)

复制代码

我使用RT1015的MPU配置如下：

1. /*  ARM_MPU_RASR(XN, AP, TEX, S, C, B, SRD, Size)
   
2.         XN 不能做指令访问
   
3.         AP 访问权限
   
4.         S 在i.MXRT 意味着non-cacheable
   
5.         TEX C B:决定cache策略
   
6.             0 1 0 narmal WT no WA
   
7.             0 1 0 narmal WB no WA
   
8.             1 1 1 narmal WB WA
   
9.             1 0 0 narmal no-cache
   
10. 只要配置为WB，就会有RAM同步问题。
    
11.             
    
12.         SRD是子区域，通常不用。
    
13.         Size是容量
    
14. ​
    
15.         疑问：
    
16.         无论是ITCM还是DTCM，都是被Cache bypass的，SDK例程为什么要设置MPU呢？
    
17.         开发中发现，如果设置了，会造成各种意外异常，当然，可能是没设置好。
    
18. ​
    
19.         ITCM和DTCM默认是normal设备类型，cache无效
    
20.     */
    
21.     /* 配置QSPI FLASH的Cache功能 */
    
22. #if defined(XIP_EXTERNAL_FLASH) && (XIP_EXTERNAL_FLASH == 1)
    
23.     /* Region 3 setting: Memory with Normal type, not shareable, outer/inner write back. */
    
24.     MPU->RBAR = ARM_MPU_RBAR(2, 0x60000000U);
    
25.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_RO, 0, 0, 1, 1, 0, ARM_MPU_REGION_SIZE_16MB);
    
26. #else
    
27.     /* Setting Memory with Device type, not shareable, non-cacheable. */
    
28.     MPU->RBAR = ARM_MPU_RBAR(2, 0x60000000U);
    
29.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_RO, 2, 0, 0, 0, 0, ARM_MPU_REGION_SIZE_64MB);
    
30. #endif
    
31. ​
    
32.     /* Region 4 setting: Memory with Device type, not shareable, non-cacheable. */
    
33.     MPU->RBAR = ARM_MPU_RBAR(4, 0x00000000U);
    
34.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_FULL, 2, 0, 0, 0, 0, ARM_MPU_REGION_SIZE_1GB);
    
35. ​
    
36.     /* Region 5 setting: Memory with Normal type, not shareable, outer/inner write back
    
37.        配置ITC
    
38.     */
    
39.     MPU->RBAR = ARM_MPU_RBAR(5, 0x00000000U);
    
40.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_FULL, 1, 0, 0, 0, 0, ARM_MPU_REGION_SIZE_32KB);
    
41. ​
    
42.     /* Region 6 setting: Memory with Normal type, not shareable, outer/inner write back
    
43.         配置DTC
    
44.         */
    
45.     MPU->RBAR = ARM_MPU_RBAR(6, 0x20000000U);
    
46.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_FULL, 1, 0, 0, 0, 0, ARM_MPU_REGION_SIZE_32KB);
    
47. ​
    
48.     /* Region 7 setting: Memory with Normal type, not shareable, outer/inner write back
    
49.         配置OC
    
50.         */
    
51.     MPU->RBAR = ARM_MPU_RBAR(7, 0x20200000U);
    
52.     MPU->RASR = ARM_MPU_RASR(0, ARM_MPU_AP_FULL, 0, 0, 1, 0, 0, ARM_MPU_REGION_SIZE_64KB);

复制代码

            
代码Flash配置为：可代码执行，只读，使用cache，策略（0 1 1）， NA，空间16M

ITC配置为：           可代码执行，只读，non-cacheable，策略（0 0 0）， NA，空间32K

DTC配置为：          可代码执行，只读，non-cacheable，策略（0 0 0）， NA，空间32K

OTC配置为：          可代码执行，只读，使用cache，策略（0 1 0）， NA，空间64K

Flash，使用cache，提高代码执行速度。 ITC和DTC本身是被cache bypass的，配置为不用cache。

关键是OC，使用cache，但是配置为narmal WB no WA。

WT：write through

WB：write back

WA：write alloc

这种配置只需要在使用FlexSPI修改Flash上的数据时，需要手动清cache，其他地方都不需要特殊处理。

当然，你也可以将配置按照你的需求分的更细一些。

3.4 XIP

TODO

QSPI flash xip配置，在FlexSPI A上接两个芯片：1是代码Flash；

1. const flexspi_nor_config_t qspiflash_config = {
   
2. ​
   
3.     .memConfig =
   
4.         {
   
5.             .tag = FLEXSPI_CFG_BLK_TAG,
   
6.             .version = FLEXSPI_CFG_BLK_VERSION,
   
7.             .readSampleClkSrc = kFlexSPIReadSampleClk_LoopbackFromDqsPad,
   
8. ​
   
9.             /* 芯片类型 */
   
10.             .deviceType = kFlexSpiDeviceType_SerialNOR,
    
11.             
    
12.             .csHoldTime = 3u,
    
13.             .csSetupTime = 3u,
    
14.             /* 四线模式， 时钟100M，8M容量 */
    
15.             .sflashPadType = kSerialFlash_4Pads,
    
16.             .serialClkFreq = kFlexSpiSerialClk_80MHz,
    
17.             .sflashA1Size = 4u * 1024u * 1024u,
    
18.             .sflashA2Size = 4u * 1024u * 1024u,
    
19.             
    
20.             /* LUT 表， RT芯片根据表格配置FlexSPI */
    
21.             .lookupTable =
    
22.                 {
    
23.                     FLEXSPI_LUT_SEQ(CMD_SDR, FLEXSPI_1PAD, 0xEB, RADDR_SDR, FLEXSPI_4PAD, 0x18),
    
24.                     FLEXSPI_LUT_SEQ(DUMMY_SDR, FLEXSPI_4PAD, 0x06, READ_SDR, FLEXSPI_4PAD, 0x04),
    
25.                 },
    
26.         },
    
27.     .pageSize           = 256u,
    
28.     .sectorSize         = 4u * 1024u,
    
29.     .blockSize          = 64u * 1024u,
    
30.     .isUniformBlockSize = false,
    
31. };

复制代码

3.5 FlexSPI

芯片内部没有Flash，代码保存在外部FLASH，这片Flash，是否还能用来保存数据呢？比如建立1个littfs文件系统？

答案是能。

完成以下配置即可：

配置好lut，让FlexSPI知道如何通过FlexSPI写Flash。

将操作Flash的代码放到RAM中。

读写接口注意清cache。

• FlexSPI配置
  
  

芯片使用XIP运行代码，那么FlexSPI在执行到我们的代码时，已经配置好了，只需要更新LUT即可。

调用FLEXSPI_UpdateLUT函数更新指令列表。

• 代码放到RAM
  
  

在函数前添加宏__RAMFUNC(RAM2) ，将函数放到ITC中，RAM2要对应ITC。

如果在写Flash时也需要执行的中断函数，也需要放到RAM，注意额，是所有调用的函数。

比如函数1需要早写FLASH是执行，函数1调用了函数2，那么两个函数都需要放到RAM。

还有，中断向量表也要放到RAM

• cache&和中断
  
  

1.     portENTER_CRITICAL();
   
2.     SCB_CleanInvalidateDCache();
   
3. ​
   
4.     //操作Flash
   
5.    
   
6.     SCB_CleanInvalidateDCache();
   
7.     portEXIT_CRITICAL();

复制代码

在操作Flash前后清D cache，

并关中断，我使用了RTOS，在此仅进入了临界区，并不是所有中断都关掉。

我会梳理需要在此时也执行的中断，全部放到RAM。

• 多片外设地址
  
  

比如，我在FlexSPI_A上，挂了一片Flash，一片 PSRAM，在XIP中，我定义了两片外设的容量都是4M。

FlexSPI，使用映射模式（AHB Command）直接读写时，偏移地址是0x60000000。

通过FlexSPI外设操作时（IP Command），挂在A1上的芯片起始地址是0x0，挂在A2上的芯片起始地址是0x0+A1芯片容量。

在调用FLEXSPI_TransferBlocking函数时传的参数要对。

flashXfer.deviceAddress = address;
    flashXfer.port = port;
    flashXfer.cmdType = kFLEXSPI_Command;
    flashXfer.SeqNumber = 1;
    flashXfer.seqIndex = NOR_CMD_LUT_SEQ_IDX_ERASESECTOR;
    status = FLEXSPI_TransferBlocking(FLASH_HD_FLEXSPI, &flashXfer);

如上，如果操作A1上的Flash，address从0开始，port=kFLEXSPI_PortA1；

如果操作A2上的PSRAM，address要从4M开始，port=kFLEXSPI_PortA2；

4 其他

4.1 IAP

和常见的芯片IAP基本一致。先实现FlexSPI读写Flash，才能实现IAP。

下载代码可使用常见的Ymodme协议。

关键点：从boot跳到APP时，跳转指令会被优化掉，需要强制定义不优化。如下是MCUXpressoIDE的定义方式。

1. //-----------------------------------------------------------------------------
   
2. // FUNCTION:    JumpToUserApplication
   
3. // SCOPE:       Bootloader application system function
   
4. // DESCRIPTION: The function startup user application
   
5. // PARAMETERS:  pointer on user vector table
   
6. // RETURNS:     function never go back
   
7. //-----------------------------------------------------------------------------
   
8. #pragma GCC push_options
   
9. #pragma GCC optimize ("O0")
   
10. void JumpToUserApplication(uint32_t userSP, uint32_t userStartup)
    
11. {
    
12.   // set up stack pointer
    
13.   __asm("msr msp, r0");
    
14.   __asm("msr psp, r0");
    
15.   // Jump to PC (r1)
    
16.   __asm("mov pc, r1");
    
17. }
    
18. #pragma GCC pop_options

复制代码

跳到APP时：关中断、清Icache和Dcache，跳。

跳到APP后：重新执行启动代码，关中断，配置中断向量，开中断，执行APP

在linux中，uboot初始化芯片后，linux通常不会重新初始化。

我们这里，app相当与一个重新开始的独立程序，对芯片重新初始化，只是，代码的位置不一样。

boot代码：

1. __disable_irq();
   
2.    
   
3.     /* 清理D Cache， 清理FlexSPI缓存*/
   
4.     SCB_DisableICache();
   
5.     SCB_DisableDCache();
   
6.     SCB_CleanDCache();
   
7. ​
   
8.     //Jump to user application
   
9.     JumpToUserApplication(spvalue, reseth);

复制代码

app代码：

1. __disable_irq();
   
2.     SCB_CleanInvalidateDCache();
   
3.     SCB_InvalidateICache();
   
4.     /* 配置中断向量表位置 本工程把中断向量表搬到RAM*/
   
5.     //SCB->VTOR = (APP_ADDR + QSPI_FLASH_BASE_ADDR);
   
6.     memcpy(&RamVectors[0], &g_pfnVectors[0], 256*4);
   
7.     SCB->VTOR = &RamVectors[0];
   
8.     /*配置中断优先级分组：16位优先级全部设置为抢断优先级    */
   
9.     NVIC_SetPriorityGrouping(((uint32_t)0x3));
   
10.     __enable_irq();   

复制代码

5 调试

NXPXpress IDE 配合Cmsis DAP(DAPLINK)很烂，经常连不上，出错后不能自动恢复。

需要对芯片重新上电，重新插拔CMSIS DAP，才能恢复正常。

• 板子未上电前，先用万用表测试电源是否和地短路，比如5V，3.3V，防止上电冒烟。
• 最好有1个USB安全监控工具，能检测电流那种，通过USB对板子上电，通过观察电流判断芯片状态。通常没下载程序时，芯片电流在10mA左右。
• 使用MDK工具，在option的debug界面，用cmsis dap将板子和电脑连在一起，这时，应该能看到内核信息。
  
  

6 FAQ

• 可以在FlexSPI上接一片Flash保存代码，同时一片SPI PSRAM做RAM，我验证过。
• 芯片有1个FlexSPI，4个片选，分两组，A和B，AB可以组成并模式，A1B1，A2B2。
• 无论怎么组，共用一个通道，分时操作不同外色。所以，带宽不变。也就是速度性能不变。
  
  

---

阅读全文

NXP管管

自作主张，将你帖子里边的代码加了个框

jobszheng5

这个RT系列的复杂度看上去还是蛮大的

一代睡神的崛起

楼主去看看M7的框架吧

huangxuejia-292

文档说明的这几点，是本人开发项目中觉得比较突出的知识点。
其他的，外设开发参考SDK。
应用层开发就和RT1052无关了。