K60 ADC高速时序与正常时序转换结果相差大的原因（已解决）

yang912088

我用K60做了ADC的单端16位转换测试实验，发现高速时序转换时的结果比正常时序转换结果普遍偏大，16位的分辨率相差1000，3.3V的参考相差50mV左右。与实际万用表测量的值相比，高速时序结果偏高30mV，正常时序偏低22mV左右。
大家有没有遇到这种现象呢？想请大家分析一下其中的原因，谢谢。

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FSL_TICS_TIANZH

应该你也会看见，在采样速度提高之后，我们的ADC内阻会发生变化，内阻会变小。所以这个有可能和你的外围电路设计有关。你可以先从这个方面入手看一下。

yang912088

回复第 2 楼 于2013-08-28 10:13:50发表:
应该你也会看见，在采样速度提高之后，我们的ADC内阻会发生变化，内阻会变小。所以这个有可能和你的外围电路设计有关。你可以先从这个方面入手看一下。 
 
谢谢回复，外围电路是电阻分压而已，我这里高速时序是指配置寄存器2的ADHSC设为1，实际转换时间比正常时序ADHSC=0还长一点。高速时序2us，正常时序1.84us。

FSL_TICS_TIANZH

实际转换时间比正常时序ADHSC=0还长一点，这个是正常的。这个ADC高速时序的用法不是加快采样速度而是为了采样准确在采样时序中增加了两个时钟，这样采样的更准确。所以你看到转换时间变长是正常的。
希望对你有帮助。

yang912088

回复第 4 楼 于2013-08-28 14:12:27发表:
实际转换时间比正常时序ADHSC=0还长一点，这个是正常的。这个ADC高速时序的用法不是加快采样速度而是为了采样准确在采样时序中增加了两个时钟，这样采样的更准确。所以你看到转换时间变长是正常的。
希望对你有帮助。 

嗯，这个了解了，可是还是不理解两种转换结果存在的差值，还有与万用表实测的差值，该相信哪一个？

FSL_TICS_TIANZH

你的输入电压有没有偏差或者噪声。比如30mv左右的噪声。请用示波器进行测量。因为万用表测试出来的是一个平均者，不是即时值。

yang912088

回复第 6 楼 于2013-08-29 09:15:22发表:
你的输入电压有没有偏差或者噪声。比如30mv左右的噪声。请用示波器进行测量。因为万用表测试出来的是一个平均者，不是即时值。 

波动不大啊，我用AD测的最大和最小值的差才2、3个mv，一致性还可以。

FSL_TICS_TIANZH

不懂你的意思，你之前说AD测出来的有很大偏差，刚刚又说AD测出来差很小。能不能说的清楚一点，这样我们才能帮你差问题。多给一点信息，比如用什么测试的，测了什么，怎么测得。

sblpp

用运放射随后进ADC。

FSL_TICS_TIANZH

楼上说的这个貌似有点偏题。