K60 ADC高速时序与正常时序转换结果相差大的原因（已解决）

yang912088

回复第 8 楼 于2013-08-30 10:38:43发表:
不懂你的意思，你之前说AD测出来的有很大偏差，刚刚又说AD测出来差很小。能不能说的清楚一点，这样我们才能帮你差问题。多给一点信息，比如用什么测试的，测了什么，怎么测得。 

同一点的电压，多次采样转换的结果差值小，高速时序转换 和 正常时序转换 的差值大，而且这两种与万用表量出的结果相差也大。比如高速时序转换结果是1.630V，正常时序转换时1.580V，而万用表测得的是1.60V。
被测电压是用电阻分压得到的，两个10K电阻。

FSL_TICS_TIANZH

0.05mv的误差很正常啊，万用表测量的值也正是平均值啊。

yang912088

回复第 12 楼 于2013-09-02 12:14:03发表:
0.05mv的误差很正常啊，万用表测量的值也正是平均值啊。 

哦 不好意思，写错了，所有mv都应该是V，其实是50mv的误差

FSL_TICS_TIANZH

基本上可以确定你不能在这个情况下使用ADHSC这个功能。请看一下手册中这个描述“CFG2[ADHSC] is used to configure a higher clock input frequency. This will allow faster overall conversion times. To meet internal ADC timing requirements, CFG2[ADHSC] adds additional ADCK cycles. Conversions with CFG2[ADHSC]=1 take two more ADCK cycles. CFG2[ADHSC] must be used when the ADCLK exceeds the limit for CFG2[ADHSC]=0.”这个描述说明了不是在任何条件下使用这个功能。否则会影响精度。

yang912088

回复第 14 楼 于2013-09-04 15:48:18发表:
 

哦 谢谢。可是the limit for CFG2[ADHSC]=0  是多少呢？

FSL_TICS_TIANZH

经过实验证明，如果设置这一位会增加一定的误差ENOB。所以建议不要设置这一位。