ADC的采样频率

kinetis-425530 · 发表于 2013-10-16 10:49:23

https://www.freescale.co
m/webapp/sps/site/overview.jsp?code=ADC_CALCULATOR 这里对ADC采样时间（ADC Clock Speed）有1~22MHZ的限制，如何理解？相关的官方文档好像均未有这样的说明呢。

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FSL_TICS_Robin · 发表于 2013-10-16 11:04:25

ADC Clock你可以在芯片对应的datasheet里搜索“fADCK”

FSL_TICS_MAHUI · 发表于 2013-10-16 13:30:11

ADC采样参考时钟频率的上限值请参考每款芯片的数据手册。

kinetis-425530 · 发表于 2013-10-16 14:44:03

datasheet里在16位精度时ADCK上限是12MHz，但https://www.freescale.co
m/webapp/sps/site/overview.jsp?code=ADC_CALCULATOR 这个工具里Note却建议16位精度时ADCK配置不要大于10MHz。如何理解这两处表述的不同？

FSL_TICS_MAHUI · 发表于 2013-10-16 15:53:09

出现差异应该以datasheet为准。

kinetis-425530 · 发表于 2013-10-16 16:15:20

回复第 5 楼于2013-10-16 15:53:09发表:
出现差异应该以datasheet为准。
很想问一句，版主们都是FSL官方的FAE么？呵呵，如果可以，是不是可以建议FSL官网更正同一这个标准呢？

FSL_TICS_MAHUI · 发表于 2013-10-16 16:26:09

回复第 6 楼于2013-10-16 16:15:20发表:
回复第 5 楼于2013-10-16 15:53:09发表:
出现差异应该以datasheet为准。
很想问一句，版主们都是FSL官方的FAE么？呵呵，如果可以，是不是可以建议FSL官网更正同一这个标准呢？

我们都是飞思卡尔的FAE。
我们会把ADC工具的问题提交给相关软件组的。

kinetis-425530 · 发表于 2013-10-16 16:35:52

回复第 7 楼于2013-10-16 16:26:09发表:
回复第 6 楼于2013-10-16 16:15:20发表:
回复第 5 楼于2013-10-16 15:53:09发表:
出现差异应该以datasheet为准。
很想问一句，版主们都是FSL官方的FAE么？呵呵，如果可以，是不是可以建议FSL官网更正同一这个标准呢？

我们都是飞思卡尔的FAE。
我们会把ADC工具的问题提交给相关软件组的。

给力！

kinetis-425530 · 发表于 2013-10-17 10:19:47

抱歉，客户还是希望了解https://www.freescale.co
m/webapp/sps/site/overview.jsp?code=ADC_CALCULATOR 这个工具里的NOTE: For best results 16bit resolution requires ADC CLOCK to be 10MHz or lower 是基于什么得出的，是否将ADCK配置到10MHz以下就可以达到最优效果，还请各位帮忙解答下，谢谢！

FSL_TICS_TIANZH · 发表于 2013-10-17 11:05:59

采样频率越高,精度就越低,ADC必然是这样的.尤其在单片机这种片内ADC的情况.所以客户要想获得16位的转换精度,采样频率就要降下来.

[其他] ADC的采样频率

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